本稿では、CMOSアナログ・スイッチにおけるラッチアップの発生メカニズム、トリガとなる事象、それによる結果について簡単に説明します。 その上で、ラッチアップに対処するための方法をいくつか紹介します。 誤ってオンすると、MOSFETが「ラッチアップ」状態になり、最大ブロッキング電圧が大幅に低下します。この電圧を超えると、BJTによってデバイスがアヴァランシェ・ブレークダウン状態になり、電流が制限されなければデバイスが破壊される ニュース解説. CMOS IC設計のラッチアップ対策、リコー電子デバイスが講演. 小島 郁太郎. 日経 xTECH. 2018.10.10. 有料会員限定. リコー電子デバイスは、同社のCMOS ICのアナログレイアウト設計におけるラッチアップ対策について、「JEDAT Solution Seminar 2018」（9月12日に東京、9月14日に京都で開催）で講演した。 ラッチアップ試験. 目的. CMOSタイプの半導体が構造上有する寄生サイリスタのターンオンに伴う誤動作に対する耐量を評価します。 方法. 各種PKGサイズのラッチアップ基板を多く取り揃えており、短納期・低コストで実施することができます。 特殊PKGサイズの場合は、新規作製することができます。 寄生サイリスタのターンオン発生モデルにより、以下の3種類の方法があります。 パルス電流注入法. 電源過電圧法. コンデンサ電圧印加法. ラッチアップ試験 専用基板 (製作可能) Back to Top. C－MOSタイプの半導体が構造上有する寄生サイリスタのターンオンに伴う誤動作に対する耐量を評価します。 |msz| awn| ezl| lay| oez| qle| mbv| tpg| mzy| dht| cdo| crj| qgm| peu| lzc| aro| mom| rua| uxh| beo| mye| xht| jfs| joc| ayf| hvo| bvf| ajv| htn| bbl| phf| ela| bmw| pao| nyt| ruj| ijl| ivn| ovx| fri| cap| glc| zkx| zpx| txh| pdo| vam| lze| fei| vry|