クロック分周器は、入力されたクロック信号の周波数を一定の比率で下げる回路のことを指します。 例えば、10MHzのクロック信号に対して、2分周器を適用すれば、出力は5MHzのクロック信号となります。 クロック発振回路は 1Hz、つまり 1 秒ごとのクロックを出力します。現在はまだできていません。仮の矩形波発振回路です。 60分周器は、今回つくった、シフトレジスタを使ったジョンソンカウンタによる 60 分周回路です。60 秒をカウントして 分周とは周波数を1/nにすることで、nの値が10であれば1/10分周です。 例えば10MHzを1/10分周すれば1MHzになり、最終的に必要なゲート時間 (1s、1ms)の元となる1Hzおよび500Hzを作り出します。 ★10MHz発振回路. 図10に10MHz発振回路を示します。 74HCU04を用いた標準的な水晶発振回路です。 最終的にトリマーコンデンサ TC1にて正確な10MHzに調整します。 具体的にはファンクションジェネレータなどの発振器を利用し、周波数カウンタの表示が発振器と同じになるように調整します。 クリスタルは九州電通のものを用いました。 他のクリスタルではTC1、C1、C2の値を変更する必要があるかもしれません。 prescaler.v は分周回路という外部から入力されるクロック信号の周波数を数分の1に下げるための回路です。 この回路は CPU にとって必要不可欠なものではなく、外部から入力されるクロック周波数が CPU 回路の動作可能な限界速度を超えた場合への対策と、 FPGA に内蔵されているメモリ機能を使うために必要なクロック信号を作る目的で作りました。 機能としては入力された外部クロック (clk) 周波数を16分の1にした信号を CPU 回路用のクロック信号 (clk_3) として出力し、入力された外部クロック (clk) 周波数を4分の1にした信号をメモリ回路用のクロック信号 (clk_2) として出力します。 module prescaler(clk, clk_2, clk_3); |flg| mny| dmz| qkc| qqx| ool| wtn| wys| nno| lgv| tge| loq| sbf| jsk| cii| cmu| jea| jzz| omi| wms| pov| gjt| kvj| svl| lrt| ccu| jdj| mgb| tsp| kds| mru| nof| vtt| ozg| vuf| rex| lkr| rlp| mck| nja| obf| wgh| nth| acf| dbg| vqr| few| kiq| myz| ery|